CPU — Night Office

Physical Stack of AI 系列 · 第二章

在云计算一章里，我们了解了云计算如何把物理硬件抽象成可弹性调度的计算资源。这一章拆开那个物理硬件本身：CPU，以及支撑 CPU 存在的整条半导体产业链。GPU 是另一种处理器架构，留到下一章单独展开。

芯片一直是科技行业和投资讨论的焦点，我们反复地在政治新闻、投资建议、科技播客里听到对NVIDIA、AMD、TSMC、三星、SK海力士、美光、ASML，以及国产替代的SMIC、寒武纪、沐曦科技等企业的讨论。我常开玩笑说，OpenClaw的实用价值不知道在哪里，最大的价值似乎是免费帮各大模型和云厂商做了一次PR，让全民知道“原来用AI是要算力，而算力是要钱的啊”，从而为AI商业化的未来铺平了道路。这里的“算力”，就是CPU/GPU中的概念。同时，芯片的一端连接着CUDA、算子优化、vLLM/SGLang等代码和框架前沿，另一端连接着中国相当庞大而传统的半导体制造业，关键词如单晶硅、晶圆、光刻机、光模块，整个产业的战略地位极其关键。

我们把从物理世界到 AI 模型训练/推理之间的完整技术栈，拆解为八个层次：

graph LR
    L8["Layer 8 训练与推理系统层"]
    L7["Layer 7 软件栈与编译器层"]
    L6["Layer 6 系统互联与网络层"]
    L5["Layer 5 处理器架构层"]
    L4["Layer 4 先进封装与集成层"]
    L3["Layer 3 存储系统层"]
    L2["Layer 2 半导体物理基础电路层"]
    L1["Layer 1 半导体材料制造层"]
    L8 --> L7 --> L6 --> L5 --> L4 --> L3 --> L2 --> L1

图 1: 从物理世界到 AI 模型的八层技术栈

这一章覆盖 Layer 1-2（半导体制造与半导体物理电路）和 Layer 5 中 CPU 的部分，讲清楚 CPU 这个最基础的计算单元，以及支撑它被造出来的整条半导体产业链。GPU 部分的 Layer 5、以及 Layer 4（先进封装）留到下一章 GPU 中展开；Layer 6-8（互联、软件栈、训练推理框架）留到最后一章 AI Infra 中展开。

Part I：CPU 架构与工作原理

大家都知道 CPU 重逻辑、GPU 重计算，但这到底意味着什么？为什么我们需要一个重逻辑的 CPU，这个重逻辑，在硬件架构上又是如何实现的？

我们从一个最简单的例子开始。假设要计算：

$$y = a \cdot x + b, \quad \text{for } x \in {x_1, x_2, \ldots, x_n}$$

在C里，核心是这一串代码（Python的底层逻辑更复杂些，所以先用C做例子）：

for (int i = 0; i < n; i++) {
    y[i] = a * x[i] + b;
}

计算机需要的 input 包括：常数 $a$、数组 $(x_i, b)$、乘法和加法的指令，最后 output 一组结果 $y_i$。并且，计算机并不像人一样，用自然语言读完这串代码就知道要干什么，而需要把C语言编译成汇编/机器语言，拆解成非常基础的几个步骤，大致包括：

load x[i]      -> store to register
multiply by a  -> a*x[i], store to register
add b          -> store to register
store to y[i]

这里的load, multiply, add 和 store，就是CPU做的事情。处理器的本质，不过就是 Input（指令 + 数据）→ Process → Output. 因此，对处理器而言，两个指标最为核心：

指标	定义
延迟（Latency）	从开始到结束的时间间隔
吞吐量（Throughput）	单位时间内处理的任务数

CPU 的设计理念是延迟优先，即把单个任务做到最快。GPU 的设计理念是吞吐优先，即同时处理尽可能多的任务，分别对应本节最开头”重逻辑/重计算”的通俗说法。下面，我们先一步步拆解 CPU.

1. CPU 的基本组成

我们从最直观、好理解的内容开始。一台计算机的核心硬件可以抽象为三层：

层级	组件	职责
计算	CPU	执行指令、逻辑控制
存储	内存（DRAM）+ 缓存（Cache）	暂存数据和指令
I/O	磁盘、网卡、显卡等	与外部世界交互

图2：Block diagram of a basic computer with uniprocessor CPU.（图源：Wikipedia）

而 CPU 本身由三个核心模块组成，我们还是结合a*x+b的例子来看：

1.1 运算器（Arithmetic Logic Unit, ALU）

负责算术运算（加减乘除，即Arithmetic）和逻辑运算（与或非、比较，即Logic）
是 CPU 中真正进行指令执行的部分，但占芯片面积很小
在a*x+b的例子中，执行的是乘法和加法这两个运算本身

1.2 寄存器（Register）

指令寄存器（Instruction Register, IR）：暂存当前正在执行的指令
数据寄存器（GPR, General-Purpose Register）：暂存 ALU 所需的操作数和计算结果
寄存器是 CPU 内部最快的存储单元（访问延迟 < 1ns），但容量极小（通常只有几十个，每个 64 bit）
由控制单元调度，数据从寄存器送入 ALU 执行运算
在a*x+b的例子中，$a$, $x_{i}$ 和 $b$ 需要从内存中读取，送入寄存器，a*x这个中间步骤的计算结果，也得送入寄存器中，就像我们人脑运算时，会“暂时地记住这个结果”一样。

1.3 控制器（Control Unit）

CPU 的”大脑中的大脑”，负责：

取指（Fetch）：从内存读取下一条指令
译码（Decode）：解析指令类型和操作数
调度（Dispatch）：将任务分配给 ALU 或其他执行单元

控制器决定了 CPU 的执行流程，是实现分支预测、乱序执行等高级特性的核心。在a*x+b的例子中，它指挥以上运算器和寄存器进行工作。

如果觉得抽象，可以回到图2，对着箭头顺序，理解各个部分的配合方式。

打开一颗 CPU 的芯片照片，你会发现，占绝大部分面积的是缓存（Cache）和控制器，而非计算单元ALU. CPU设计了三层的Cache: L1/L2/L3，随着数字增大，每一层Cache储存着相关程度不断降低的内容，通过多层结构层层递进，尽量让数据留在离 ALU 最近的地方，加快数据的读写速度——我们在即将展开的CPU工作过程里会详细讲述为什么要这么设计。 CPU的控制器也有着非常精细的设计，为了减缓指令执行的延迟，控制器会进行乱序执行、分支预测，提前加载好可能到达的分支，等待指令到达这一步的时候直接返回结果。我们会在§3.4 CPU 的执行流程总结展开这一知识。现在可以先直观感受一下 CPU 的设计理念——优化延迟（Latency），而非吞吐量（Throughput）。CPU 把大量晶体管用在了”让数据更快到达 ALU”和”让指令执行顺序更优”上。

2. CPU 的工作过程

讲完CPU的三个组成部分，开始进行第一层下钻，回到开头的例子，拆解 CPU 执行 $y = a \cdot x + b$ 的完整过程。前文提到，CPU实际会执行这样的过程：

1. Load x, b   → 从 DRAM 加载到 Cache（产生 Memory Latency）
2. Read x, b   → 从 Cache 读入寄存器
3. 计算 a × x   → ALU 执行乘法，结果写回寄存器
4. 计算 (a×x) + b → ALU 执行加法，结果写回 Cache
5. Store y      → 从 Cache 写回 DRAM

CPU最核心优化的点是耗时。那这些部分的耗时分别是多少呢？

图3：CPU 执行 $y = a \cdot x + b$ 的数据流及各步骤延迟

这里有一个违反直觉的事实：最花时间的不是计算，而是搬数据。

以一颗 5 GHz 的 CPU 为例（如 i9-13900K），一个时钟周期约 0.2ns：

操作	延迟	约合时钟周期数
ALU 加法（ADD）	~0.2ns	1 cycle
ALU 乘法（MUL）	~0.6-1ns	3-5 cycles
L1 Cache 读取	~1ns	~5 cycles
L2 Cache 读取	~3-5ns	~15-25 cycles
L3 Cache 读取	~10-20ns	~50-100 cycles
DRAM 读取	~50ns	~250 cycles

一次 DRAM 访问的延迟（~50ns），相当于 CPU 做 250 次加法的时间。换句话说，ALU 在等内存数据的这段时间里，本可以完成数百次运算——但它只能空转等待。

步骤 1 中，从 DRAM 加载数据到 Cache 的延迟可能是计算时间的 100 倍以上。实际运算（步骤 3-4）只占总时间的很小一部分。

这就是为什么 CPU 设计了多层缓存（L1/L2/L3 Cache）——尽量让数据留在离 ALU 最近的地方：

存储层级	容量	延迟	与 ALU 的距离
寄存器	~KB	< 1ns	最近
L1 Cache	~64KB/核	~1ns	近
L2 Cache	~256KB-1MB/核	~3-10ns	中
L3 Cache	~数MB-数十MB（共享）	~10-30ns	远
DRAM（内存）	~GB	~50-100ns	很远
SSD/HDD	~TB	~μs-ms	极远

从寄存器到 DRAM，容量增大了 $10^6$ 倍，但延迟也增大了约 $10^2$ 倍。这并非工程上的妥协——它是物理定律决定的：离 ALU 越近的存储越快，但也越贵、面积越大，因此容量越小。 即使在芯片内部，信号从一个晶体管传到另一个晶体管也有延迟，这是物理距离决定的——这也是芯片不能无限做大的原因之一。

这个存储层次结构是整个计算机体系结构中最重要的设计之一，在后面讲 GPU 和 AI 硬件时会反复出现。

[!info] 算力优化，优化的关键点是算力吗？

一个关键的结论：现代 CPU 的 FLOPS，也就是常说的算力，其实已经很强了，真正的瓶颈其实在于数据搬运，如何让这些算力不闲置。

一个衡量指标是 算术强度（Arithmetic Intensity），即：

$$I = \frac{\text{FLOPs（浮点运算次数）}}{\text{Bytes（数据传输量）}}$$

对于典型的桌面 CPU，FLOPS 与内存带宽之比约为 $I_{\text{balance}} \approx 80$ ops/byte。这意味着：对于从内存加载的每个字节数据，需要对其执行约 80 次浮点运算，才能让算力满载。

什么场景能达到这个比例？矩阵运算和图像处理——大量数据可以复用，计算密集度很高。但日常任务（分支逻辑、字符串处理、数据库查询）的算术强度远低于此，CPU 的算力长期处于闲置状态。

所以真正要优化的不是 FLOPS 本身，而是算力利用率——即解决内存带宽、缓存效率和数据搬运延迟的问题。 这个洞察也是理解 GPU 和 HBM 为什么重要的关键。

我们用具体数字来感受一下算力闲置到底有多严重：

硬件	峰值 FP32 算力	内存带宽	算术强度平衡点
Intel i9-13900K（桌面 CPU）	~2.5 TFLOPS	~90 GB/s (DDR5 双通道)	~28 ops/byte
NVIDIA H100 SXM（数据中心 GPU）	67 TFLOPS	3,350 GB/s (HBM3)	~20 ops/byte

CPU 在日常任务（浏览器、文档编辑、编译）中的算力利用率通常不到 5%——绝大部分时间 ALU 在空等数据。即使在优化过的矩阵运算场景（使用 AVX2 指令集），利用率也只有 30-60%。

[!info] 为什么数据搬运这么慢？从物理上理解

CPU 的时钟频率是 5GHz，意味着一个时钟周期只有 0.2 纳秒。根据Maxwell方程组，电场在铜导线里的速度约为光速的0.6倍，即 $1.8 \times 10^8 \text{ m/s}$，所以，在这个时间内，电信号在铜导线中传播的距离约为：

$$d = v \cdot t \approx 2 \times 10^8 \text{ m/s} \times 0.2 \times 10^{-9} \text{ s} = 4 \text{ cm}$$

也就是说，一个时钟周期内，信号最多走 4 厘米。而从 CPU 到 DRAM 内存条的物理距离大约 10-15 厘米（经过 CPU 封装、主板走线、内存插槽），光传播都需要近 1ns，再加上 DRAM 内部电容充放电的物理过程（这是延迟的主要来源——DRAM 用电容存储数据，读取时需要感知微弱的电荷差异并放大，这个过程天然较慢），总延迟达到 ~50ns 也就不奇怪了。

这就是为什么 Cache 如此重要：L1 Cache 就在 ALU 旁边，物理距离不到 1mm，所以延迟只有 ~1ns；而 DRAM 在芯片外面，距离远了 100 倍，延迟也高了约 50 倍。

而在 AI 训练场景中，衡量 GPU 算力利用率的指标叫 MFU（Model FLOP Utilization）——实际有效计算量与 GPU 理论峰值的比值。即使是 Google、Meta 这样的顶级团队，大规模 LLM 训练的 MFU 也通常在 30-55% 之间。Google 在 2022 年训练 PaLM 时报告了 46.2% 的 MFU（TPU v4），这在当时被认为是优秀成绩；到 2024-2025 年，随着 Megatron-LM 等框架的优化，H100 集群上的 MFU 通常可以达到 40-55%，但超过 50% 仍属于工程上的卓越水平。这个数字在不同代际的硬件和不同规模的集群间差异很大，但基本范围没有本质变化——算力浪费的根源（存储墙、通信开销、并行策略的 overhead）是结构性的。

图5：Google Research: PaLM: Scaling Language Modeling with Pathways

换句话说，即便是最先进的 GPU，在实际训练中也有一半以上的算力在”空转”——存储墙、通信开销和调度效率共同造成了这个浪费。这也是 AI Infra Eng日常在优化的东西。

3. CPU 的电路基础

我们已经知道 CPU 在架构层面由 ALU、寄存器和控制器组成。但它们还可以进一步被分解。这些复杂的计算和分支逻辑，其实就是一个个逻辑门，而在物理上，逻辑门是用晶体管搭出来的。这一部分对CPU进行第二次下钻，观察其电路系统。

3.1 电路图与逻辑门

从初中物理讲起，这是简单的电路图示意，有电源、开关、灯泡。灯泡可以并联或者串联。

计算机使用二进制，而0和1，刚好对应着电路的开和关，更精确地说，是对应着高电压（1）和低电压（0）。在物理上，控制0和1的基本单元是晶体管（Transistor）。可以先把它理解为一个电控开关——有三个端子：

输入端/源（Source）：电流的来源
输出端/漏（Drain）：电流的去向
控制端/栅（Gate）：决定开关是否导通

在一些地方，你会看到Base, Collector和Emitter的指代，可以先把它们理解为Source, Drain和Gate。Gate/Drain/Source 是 FETs(Field-Effect Transistors) 的术语，而 Base/Collector/Emitter 是 BJTs (Bipolar Junction Transistors) 的术语。

关于晶体管的物理结构（MOSFET）和半导体原理，我们在第 4 节再详细展开。这里把晶体管理解为开关就可以了。

当 Gate 上有电压时，Source 到 Drain 之间导通，电流通过 → 输出 1（高电压）。当 Gate 上没有电压时，电路断开 → 输出 0（低电压）。

有了这个开关，我们就能组合出逻辑门。最基础的几种，在数学里也很常用：

3.2 逻辑门如何实现加法和乘法计算

神奇的是，算术计算就是通过这几个逻辑门建立起来的。先看最简单的二进制加法：

当计算1+1时，1个bit不够了，需要2位。既然这样，我们就统一把结果用2位来表示，其中首位叫进位（Carry），第二位叫和（Sum），和我们做竖式计算一样，如果Sum变成了两位，我们就会往前进一位，比如十进制的3+9=12，在竖式计算里会写成2进1, 1会进到10位上去。

因此，以上计算式可以写作：

Input A	Input B	Carry	Sum
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0
观察规律，先单独看Input A, Input B 和Sum位，可以发现Sum位的规则就是XOR（不同为 1，相同为 0）；而Carry位的规则是AND（都是 1 才进位）。把XOR和AND组合在一起，一个输出Sum一个输出Carry，就获得了一个可以执行加法的半加器（Half Adder）。

但半加器只能加两个 1-bit 数。如果要做多位加法（比如 1011 + 0110），低位的Carry需要送到高位，半加器就不够了。这个时候，我们可以把两个半加器组合，加一个 OR 门来合并之前的Carry信号，就得到全加器（Full Adder）——它接受三个输入（A, B, 低位进位 $C_{in}$），仍然输出一个Sum与一个Carry。

继续，把 $n$ 个全加器串联（低位的进位输出 → 高位的进位输入），就是一个 $n$ 位行波进位加法器（Ripple Carry Adder）——这就是 ALU 中加法运算的硬件实现。是不是很神奇？只通过逻辑门和电路结构，我们就一步一步地做出来了可以进行加法的机器。

验证一下 1011 + 0110（十进制 11 + 6 = 17），逐位走一遍 Ripple Carry Adder 的过程：

位置（从右到左）:   第0位    第1位    第2位    第3位
A:                  1       1       0       1
B:                  0       1       1       0
上一位的 Carry_in:  0       1       1       0

第0位: A=1, B=0, Cin=0 → Sum=1⊕0⊕0=1, Carry=0  → 输出 1
第1位: A=1, B=1, Cin=0 → Sum=1⊕1⊕0=0, Carry=1  → 输出 0, 进位 1
第2位: A=0, B=1, Cin=1 → Sum=0⊕1⊕1=0, Carry=1  → 输出 0, 进位 1
第3位: A=1, B=0, Cin=1 → Sum=1⊕0⊕1=0, Carry=1  → 输出 0, 进位 1

最终进位: 1

结果: 1 0 0 0 1  → 十进制 16+1 = 17 ✓

可以看到，每一位的 Full Adder 做两件事：用 XOR 算出当前位的 Sum，用 AND + OR 算出向高位的 Carry。Carry 像波纹一样从最低位”涟漪”向最高位传播——这就是行波进位（Ripple Carry）名字的由来。

乘法呢？回忆一下竖式乘法：每一位的乘积是部分积（对于二进制，要么是 0 要么就是原数本身），然后把所有部分积错位相加。所以乘法可以分解为”移位 + 加法”。

举一个简单例子：101 × 110（十进制 5 × 6 = 30）：

        1 0 1    (5)
      × 1 1 0    (6)
      -------
        0 0 0    ← 第0位是0，部分积 = 0
      1 0 1 0    ← 第1位是1，部分积 = 101左移1位
    1 0 1 0 0    ← 第2位是1，部分积 = 101左移2位
    ---------
    0+1010+10100
    = 1 1 1 1 0  → 十进制 16+8+4+2 = 30 ✓

可以看到：二进制乘法的每一步，要么是”加 0”（乘数该位为 0），要么是”加上被乘数的左移”（乘数该位为 1）。所以硬件上只需要加法器 + 移位器就能实现乘法。更高效的乘法器使用 Wallace Tree 或 Booth 编码等优化结构来减少部分积的加法层数，但本质上都是逻辑门的组合。

3.3 计算之后如何存储信息

恭喜我们成功用电路完成了计算，但新的问题来了：电流是源源不断的，如果不把计算结果保存下来，就会被下一次电流的结果更新。这一节，我们解决Memory的问题。

用逻辑门形成记忆

逻辑门有一个巧妙的用法：如果把输出接回输入，就能形成”记忆”。

把 OR 门的输出接回一个输入 → 一旦输出变为 1，它会”锁定”：即使原始输入撤除，输出仍然是 1（因为 OR 门只要有一个输入为 1 就输出 1，而输出本身被反馈回来了）
把 AND 门类似处理 → 可以用来锁定为 0

把这两种反馈组合起来，就形成了 SR Latch（SR 锁存器），一个能存储 1 bit 的电路，它有两个输入：

Set（S）：将存储值设为 1
Reset（R）：将存储值设为 0

当 S 和 R 都不激活时，Latch 保持上一次的状态，这就是记忆。

图13：SR Latch（推荐直接去看 Core Dumped 频道的 HOW TRANSISTORS REMEMBER DATA 视频）

从 Latch 到 Register

Latch 有一个问题：它随时可以被改写。在复杂电路中，我们需要精确控制”什么时候可以写入”——否则信号传播过程中数据会混乱。

解决方案：加入一个**时钟信号（Clock）和一个写使能（Write Enable）**信号：

时钟信号：一个固定频率的方波，在每个”节拍”的边沿（上升沿或下降沿）才允许更新状态
Write Enable（写使能）：只有当这个信号为 1 时，数据才能写入存储单元

Latch + 时钟控制 = Flip-Flop（触发器）——在时钟边沿才更新状态，其他时间保持不变。

多个触发器并列排成一行，就组成了 Register（寄存器）。一个 64-bit 寄存器 = 64 个触发器并排，同时存储 64 位数据。早期 CPU 用 8-bit 寄存器，现代 CPU 普遍是 64-bit。

从 Register 到 RAM

寄存器速度极快，但数量有限（CPU 里通常只有几十个）。要存储大量数据，需要 RAM（Random Access Memory，随机存取存储器）。

RAM 的核心思路：把大量存储单元排列成一个网格（矩阵），每个存储单元能存 1 bit。通过行地址和列地址来定位要读/写的数据——就像 Excel 表格里的行列坐标。

这个定位过程用到了一个关键组件——Binary Decoder（二进制解码器）：

输入一个 $n$-bit 的地址（比如 1001）
输出 $2^n$ 条线中的一条被激活（第 9 条线 = 十进制的 9）
被激活的那条线连接到对应的存储单元

读写过程：

写入：CPU 把”地址 + 数据”放到**数据线（Data Wire / Data Bus）**上 → 地址经过 Binary Decoder 选中目标单元 → Write Enable 信号激活 → 数据写入该单元
读取：CPU 发送地址 → Binary Decoder 选中目标单元 → Read Enable 信号激活 → 该单元的数据通过数据线送回 CPU

图14：Data, Write Enable, Read Enable是三条主数据线，通过Binary Decoder定位地址并执行读写

寄存器和内存（RAM）是两个不同的东西。寄存器在 CPU 内部，速度极快但容量极小（KB 级）；内存在 CPU 外部，容量大（GB 级）但延迟高得多——这就是我们在第 2 节看到的存储层次结构的物理根源。

3.4 有了计算和存储，配合逻辑链条，就组成了 CPU

现在我们有了：

ALU：能做加法、乘法等运算（由逻辑门组成）
Register：能临时存储数据（由触发器组成）
RAM：能大量存储数据和指令（由存储单元矩阵 + 地址解码器组成）

把它们连在一起，加上一个控制器来协调流程，就是一颗 CPU。

让我们通过一个具体例子来看它们如何配合。假设 CPU 需要执行这条指令：

LOAD R1, [1001]    // 把内存地址 1001 处的数据，加载到寄存器 R1 中

第一步：指令本身的编码

CPU 不认识”LOAD”这个英文单词。在硬件层面，这条指令被编码成一串二进制数：

| Op Code | 目标寄存器 | 内存地址  |
| 0010    | 01        | 00001001 |

Op Code 0010：操作码，告诉 CPU “这是一条 LOAD 指令”（不同指令对应不同编码）
01：目标寄存器编号，这里是 R1
00001001：内存地址，十进制的 9

整条指令就是一串 0 和 1：0010 01 00001001。这串二进制数本身也存储在内存中，等待被读取。

第二步：取指（Fetch）

CPU 内部有一个特殊的寄存器叫 PC（Program Counter，程序计数器），它记录着”下一条指令在内存的哪个地址”
PC 的值（比如 0000 0100，即地址 4）被送到内存的 Binary Decoder
Decoder 激活地址 4 对应的存储行，Read Enable 信号打开
存储在地址 4 处的指令 0010 01 00001001 通过数据线传回 CPU
指令被写入 指令寄存器（IR）
PC 自动加 1 → 指向下一条指令

第三步：译码（Decode）

控制器读取 IR 中的指令，识别出各个字段：

前 4 位 0010 → 查”指令表”，得知这是 LOAD 操作
中间 2 位 01 → 目标是寄存器 R1
后 8 位 00001001 → 要从内存地址 9 读取数据

这个”查指令表”的过程，在硬件上就是另一组 Binary Decoder：Op Code 的 4 位二进制输入，激活 $2^4 = 16$ 条控制线中的一条，而每条控制线连接着不同的执行路径。

第四步：执行（Execute）

控制器发出一系列控制信号：

把地址 00001001 送到内存的地址线
激活内存的 Read Enable 信号
内存地址 9 处的数据（假设是 01011010）通过数据线送出
控制器打开寄存器 R1 的 Write Enable 信号
数据 01011010 写入 R1

整个过程中只有电信号沿着导线流动，经过一系列逻辑门的开关操作，最终把正确的数据搬到正确的地方。CPU 的智能完全来自于精心设计的电路连接方式。

从这个例子可以看出：一条看似简单的 LOAD 指令，涉及到了 §3.1 的逻辑门（Binary Decoder、控制逻辑）、§3.3 的存储（Register、RAM、Write/Read Enable、Data Bus）和 §1 中介绍的所有三个 CPU 组件（ALU 暂未参与，但控制器和寄存器在忙碌工作）。如果是 ADD R1, R2, R3 这样的运算指令，ALU 就会参与进来——控制器把 R2 和 R3 的值送入 ALU，ALU 输出结果，再写回 R1。

总结

CPU 的基本执行流程是一个循环：

$$\text{Fetch} \rightarrow \text{Decode} \rightarrow \text{Execute} \rightarrow \text{Memory Access} \rightarrow \text{Write Back}$$

这叫做 指令周期（Instruction Cycle），CPU 就是一条接一条地执行指令。

为了提升性能，现代 CPU 发展出了一系列复杂的优化技术，本质上都是在不违反”程序语义正确性”的前提下，想尽办法让更多指令重叠执行：

提高主频：单位时间内执行更多指令周期（如 3GHz = 每秒 30 亿个时钟周期）
流水线（Pipeline）：将指令周期拆分为多个阶段，不同指令的不同阶段可以重叠进行——就像工厂流水线，一条指令在”执行”阶段的同时，下一条指令可以在”译码”阶段
乱序执行（Out-of-Order Execution）：在不改变程序结果的前提下，重排指令顺序以减少等待。比如指令 A 在等 DRAM 数据，先执行不依赖 A 结果的指令 B
分支预测（Branch Prediction）：遇到 if-else 时，猜测走向，提前执行可能的分支，猜错了再回滚

但大原则不变：CPU 本质上是串行架构，擅长处理逻辑复杂、分支多、依赖关系强的任务。

这些优化（控制器、流水线逻辑、分支预测器、乱序调度器）需要大量晶体管来实现——这就解释了为什么 CPU 的芯片照片上，大部分面积不是 ALU，而是控制逻辑和缓存。

图15：Instruction Pipelining（图源：Wikipedia）

3.5 指令集架构（ISA）

让我们做一个架构梳理，把目前讲过的层次串起来：

Electronics & Physics（电子学与物理）
    ↓
IC & Transistors（集成电路与晶体管）
    ↓
Logic Gates, Latches, Registers（逻辑门、锁存器、寄存器）
    ↓
Micro-Architecture（微架构：ALU + Register + Control Unit）
    ↓
Instruction Set Architecture（ISA：指令集架构）
    ↓
Machine Code（机器码：0 和 1）
    ↓
Assembly Language（汇编语言：LOAD R1 1101）
    ↓
Programming Language（编程语言：Python, C++）
    ↓
Algorithm → Application

图16：从物理到应用的完整层次栈，ISA 是硬件与软件之间的“契约”

在这个栈的中间，有一个关键的分界线——指令集架构（ISA, Instruction Set Architecture）。它是硬件与软件之间的”契约”：定义了 CPU 能理解和执行哪些指令。

ISA和我们在§3.2和§3.4里用到的汇编语言是对应的，我们简单了解其概念就好。以 MIPS32 的加法指令为例：

ADD $t0, $s1, $s2    // 把 s1 和 s2 寄存器的值相加，结果存入 t0

指令编码包含：

字段	含义	示例
Op Code（操作码）	指定操作类型	ADD / MUL / JMP
Addr 1（目的寄存器）	结果写到哪	$t0
Addr 2, Addr 3（源寄存器）	数据从哪来	$s1, $s2
Immediate（立即数）	直接写在指令中的常数	如 `ADDI $t0, $s1, 5`

主流的ISA包括以下几种：

ISA	类型	代表厂商	应用场景
x86	CISC	Intel, AMD	PC、服务器、数据中心
ARM	RISC	ARM Holdings → Apple M 系列, 高通	手机、平板、笔记本、嵌入式
RISC-V	RISC（开源）	Berkeley做的，清华也在做	IoT、AI 芯片、新兴市场

ISA 是连接硬件和软件的桥梁。写 Python 代码时你不需要关心它，但 ISA 的选择直接决定了芯片的设计复杂度、功耗特性和生态壁垒。例如，NVIDIA 的 GPU 使用自研的 PTX 指令集，这是 CUDA 生态的底层基础——这一点我们在后续 GPU 部分还会提到。

4. CPU的物理存在

目前为止，我们一直在架构的层面讲 CPU。在 §3 中我们已经知道逻辑门是计算和存储的基础，但一直把晶体管简单当做一个开关。现在，我们第三次下钻，回到物理存在，回答以下问题：晶体管在物理上到底是什么？它为什么能越做越小、越做越快？

4.1 半导体的化学基础知识

从初中化学讲起：

导体（如铜）：最外层电子容易游离，电流容易通过
绝缘体（如玻璃）：电子被紧紧束缚，几乎不导电
半导体（如硅）：介于两者之间——纯净的硅几乎不导电，但通过**掺杂（Doping）**可以精确控制导电性

为什么铜是好的导电材料呢？是因为铜原子的外层电子排布是：2-8-18-1，最外层的1个电子很容易脱离原子成为游离电子，也就容易形成电流。外层电子少的银、铝、镁，也是良好的导电材料。

那硅为什么被称为半导体呢？硅原子最外层有 4 个电子，它每个临近的4个硅原子之间，会共用2个电子，如果站在中间这个硅原子的视角来看，是它向周围的四个硅原子分别借了一个电子，于是这个硅原子的外层变成了8个电子，达到了稳定态。这在化学上被叫做共价键。

这个时候的硅很稳定，是不会导电的，然而如果掺入磷（P，5 个外层电子），多出的 1 个电子成为自由载流子，形成N 型半导体（Negative，多余电子带负电）。如果掺入硼（B，3 个外层电子），则缺少 1 个电子形成”空穴”，形成P 型半导体（Positive，空穴等效于正电荷载流子），这下，掺杂硅就变得能够导电了。

把 P 型和 N 型半导体连接在一起，就形成了 PN 结（P-N Junction）：

N 区多余的电子扩散到 P 区，与空穴复合
扩散过程在界面形成一个耗尽层（Depletion Region）和一个内建电场
内建电场阻止电子进一步扩散 → 达到动态平衡
如果外接电压方向与内建电场一致（反偏），耗尽层加宽 → 不导电
如果外接电压与内建电场相反（正偏），耗尽层缩小 → 导电

这就是二极管——电流只能单向流动的器件。

4.2 MOSFET

MOSFET的物理结构

在 PN 结的基础上，发展出了 MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管）。这就是 §3.1 中我们当作开关的那个晶体管的真面目。

一颗 MOSFET 的横截面看起来是这样的：

底部是一块 P 型硅基板（P-Substrate）
Source 和 Drain 是两个重掺杂的 N 型区域（N+），像两个”岛”嵌在 P 型基板中
中间是 **Channel（沟道）**区域
沟道上方覆盖着一层极薄的**氧化层（Oxide，通常是 SiO₂）**作为绝缘层
氧化层上方是 Gate（栅极），由金属或多晶硅制成

它的工作原理是：

Gate 无电压时：Source（N 型）和 Drain（N 型）之间隔着 P 型基底，形成两个反向 PN 结 → 电流无法通过 → 关（OFF，输出 0）
Gate 加正电压时：正电压通过氧化层的电场效应，将 P 型基底表面的空穴排斥开，吸引电子聚集 → 在 Source 和 Drain 之间形成一条 N 型导电沟道（Inversion Layer）→ 电流通过 → 开（ON，输出 1）

这就是”场效应”（Field-Effect）的含义：Gate 上的电场穿透氧化层，“遥控”改变了沟道的导电性。这一块的知识详细可见硬件茶谈的视频：带你认识CPU——什么是MOSFET

以上是 NMOS 晶体管（N-Channel MOSFET）。还有一种 PMOS（P-Channel MOSFET），结构相反：基底是 N 型，Source/Drain 是 P 型。PMOS 在 Gate 加负电压（低电平）时导通。

逻辑门的物理结构

NMOS 和 PMOS 具有互补的导通特性——这正是 CMOS（Complementary MOS） 电路的设计基础。

以 §3.1 中提到的 NOT 门为例，它的 CMOS 实现：

VDD/VCC（Voltage Drain Drain）：电源正极，代表逻辑 1
VSS/Ground（Voltage Source Source）：地线，代表逻辑 0
当输入 A = 1（高电压）：NMOS 导通（连接 VSS），PMOS 截止 → 输出接地 → Y = 0
当输入 A = 0（低电压）：PMOS 导通（连接 VDD），NMOS 截止 → 输出接 VDD → Y = 1

关键优点：在任何稳定状态下，VDD 到 VSS 之间都没有直通通路（要么 PMOS 通，要么 NMOS 通，不会同时通）→ 静态功耗几乎为零。这就是为什么 CMOS 成为了现代所有数字芯片的基础工艺——在数十亿个晶体管的芯片上，如果每个门都有静态漏电，芯片会瞬间烧毁。

类似地，NAND 门需要 2 个 PMOS（并联连接 VDD）+ 2 个 NMOS（串联连接 VSS），共 4 个晶体管。

芯片的物理结构

把视角从单个晶体管拉远，一颗芯片的物理层次是这样的：

Transistor（晶体管） → Standard Cell（标准单元，如一个 NAND 门）
→ Macro Cell / Block（功能模块，如一个 ALU、一块 SRAM）
→ IP Core（知识产权核，如一个完整的 CPU 核心设计）
→ Core（物理核心） → Processor（处理器芯片）

在物理制造上，晶体管做在硅片的最底层，上面是多层金属互联线（Metal Layers），就像城市中的立交桥系统——底层是建筑（晶体管），上层是道路网络（金属走线），用来连接各个晶体管。一颗现代 GPU 可能有超过 15 层金属互联。

**导电材料（Conductive）**如铜，用于做金属走线和连接；**介电材料（Dielectric）**如 SiO₂ 和 Low-k 材料，用于层间绝缘，防止信号串扰。

4.3 工艺节点：为什么”nm”很重要？

既然晶体管是一切的基础，那一个自然的问题是：能不能把晶体管做得更小？ 如果可以，同样大小的芯片上就能塞更多晶体管，也就意味着更多的计算单元、更强的算力。

Moore’s Law与Dennard Scaling

1965 年，Intel 联合创始人 Gordon Moore 观察到一个趋势：集成电路上的晶体管数量，大约每两年翻一倍，而成本保持不变。 这个观察后来被称为摩尔定律（Moore’s Law）。摩尔定律不是物理定律——它不是从基本原理推导出来的，而是一个经验性的观察和预测。但它神奇地准确了将近 50 年：

年份	代表芯片	晶体管数量	工艺节点
1971	Intel 4004	2,300	10 μm
1989	Intel 486	120 万	1 μm
1999	Pentium III	950 万	250 nm
2006	Core 2 Duo	2.91 亿	65 nm
2012	Core i7-3770K	14 亿	22 nm
2020	Apple M1	160 亿	5 nm
2022	NVIDIA H100	800 亿	4 nm

从 2,300 到 800 亿，50 年间增长了 3,500 万倍——大致符合”每两年翻一倍”的节奏（$2^{25} \approx 3,400$ 万）。

但摩尔定律只描述了”现象”——晶体管在变多。为什么变多的同时，芯片还能变快、变省电？这就需要理解背后的物理机制。1974 年，IBM 工程师 Robert Dennard 提出了一个关键的理论分析，解释了为什么晶体管越小，性能越好。这个理论叫 Dennard Scaling（登纳德缩放定律），当晶体管的线性尺寸（如沟道长度）缩小为原来的 $\frac{1}{k}$ 倍时：

参数	变化	含义
面积	$\downarrow k^2$ 倍	同样面积能放 $k^2$ 倍的晶体管
电压	$\downarrow k$ 倍	工作电压按比例降低
电流	$\downarrow k$ 倍	每个晶体管消耗的电流按比例降低
开关速度	$\uparrow k$ 倍	时钟频率可以提高 $k$ 倍
功耗/晶体管	$\downarrow k^2$ 倍	电压 × 电流，各降 $k$ 倍
功耗密度	不变	晶体管多了 $k^2$ 倍，但每个功耗降了 $k^2$ 倍

这太美妙了：每一代缩小，同时得到——

更强的性能（更多晶体管 + 更高频率）
更低的功耗（每个晶体管更省电）
更低的成本（同面积芯片更强，或者同性能芯片更小更便宜）

这就是为什么半导体行业能持续按摩尔定律的节奏推进。在这个黄金时代（约 1975-2005 年），CPU 的时钟频率从几 MHz 飙升到数 GHz，同时功耗控制在合理范围内。

但 Dennard Scaling 有一个致命前提：电压必须按比例降低。问题是，当电压降低到一定程度（约 0.7V 以下），晶体管无法可靠地区分”开”和”关”——因为热噪声（电子的随机热运动）会产生接近阈值电压的干扰信号，导致误触发。这意味着电压不能无限降低。

2005 年前后，这个极限被触及。后果是连锁反应式的：

电压不再降低 → 每个晶体管的功耗不再按 $k^2$ 缩小
但晶体管数量还在按 $k^2$ 增加
功耗密度开始上升 → 芯片越来越热
热量散不掉 → 频率不能再提高（否则会烧毁）

这就是所谓的功耗墙（Power Wall）。我们可以直观地看到它的影响：

2000 年：Pentium 4 时钟频率达到 3.8 GHz
2025 年：最新的 CPU 时钟频率仍然在 5-6 GHz

25 年间，频率几乎没有增长。 而在功耗墙之前的 25 年（1975-2000），频率从 ~1 MHz 增长到 ~4 GHz，增长了约 4,000 倍。

芯片性能，自此不再是靠单核加速，而是靠多核并行（一颗芯片里放更多核心）和专用加速器（如 GPU 的 Tensor Core）。这就是为什么 2005 年之后，多核 CPU 和 GPU 计算开始爆发。

从投资角度看：功耗墙是 GPU 崛起的物理原因。当单核 CPU 无法继续提速时，行业的出路是做更多的并行计算核心——而 GPU 恰好是走这条路的产品。NVIDIA 在 2006 年发布 CUDA 不是巧合，正是因为行业在 2005 年触碰功耗墙，并行计算成为刚需。

FinFET 与 GAA

摩尔定律在功耗墙之后并没有停止——晶体管还在变小，只是遇到了新的物理挑战。随着工艺从 28nm 缩小到 14nm 以下，传统的平面 MOSFET 面临严重的短沟道效应（Short Channel Effect）。回忆 §4.2 的 MOSFET 结构：Gate 通过电场控制沟道的导通。当沟道长度（Gate 的宽度）变得极短时：

Gate 对沟道的”控制力”变弱（电场来不及完全建立）
Source 和 Drain 之间的距离太近，电子可以”隧穿”过去
即使 Gate 关闭，仍有电流偷偷流过 → **泄漏电流（Leakage Current）**急剧增加

泄漏电流意味着：芯片即使在待机状态，也在大量漏电和发热。

解决方案是改变晶体管的物理结构——让 Gate 从更多方向包裹沟道，增强控制力：

FinFET（鳍形晶体管）：沟道做成鳍状凸起（像鱼鳍一样从硅片表面竖起来），Gate 从三面包裹沟道。2011 年 Intel 在 22nm 节点首次量产，随后成为 14nm-5nm 的主流架构。
GAA（Gate-All-Around，全环绕栅极）：沟道做成纳米线或纳米片，Gate 从四面完全包裹，控制力最强。Samsung 3nm 已采用（MBCFET 变体），TSMC 将在 N2 节点（约 2025 年量产）采用。

图24：MOSFET, FinFET和GAA/MBCFET（图源：Samsung Semiconductor）

从平面到立体，本质上是在不断增加 Gate 对沟道的接触面积——从一面（平面 MOSFET）→ 三面（FinFET）→ 四面（GAA），控制力越来越强，泄漏电流越来越小，从而能支持更小的工艺节点。

讲到这里需要澄清一个常见的误解：现代的工艺节点数字（如 7nm、5nm、3nm）已经不再代表晶体管上任何物理尺寸。

在早期（90 年代以前），工艺节点数字确实对应 Gate 的物理长度——350nm 工艺意味着 Gate 长度约 350nm。但从 90 年代开始，各厂商为了营销目的，节点数字越来越”虚标”。到今天，它更像是一个性能等级的”品牌标识”。

举例来说，Intel 的 10nm 工艺在晶体管密度上与 TSMC 的 7nm 大致相当。Intel 后来干脆将自己的 7nm 工艺重新命名为 “Intel 4”，不再使用 nm 数字。

真正有意义的比较指标是：

晶体管密度（MTr/mm²：每平方毫米百万个晶体管）——直接反映”同面积能塞多少计算单元”
功耗效率（Performance per Watt）——在给定功耗预算下能做多少计算
逻辑单元面积（如标准 6T-SRAM 单元面积）——衡量同样功能占多大面积

与 AI 的直接关联

把以上内容串起来，回答一个实际的问题：为什么 NVIDIA H100 比 10 年前的 GPU 强这么多？

更先进的工艺节点意味着：

$$\text{同样面积的芯片} = \text{更多晶体管} = \text{更多计算单元（CUDA Core, Tensor Core）} + \text{更大缓存}$$

$$\text{更小晶体管} = \text{更低开关延迟} = \text{更高时钟频率}（\text{在功耗允许的范围内}）$$

具体来看：NVIDIA H100 使用 TSMC 4nm 工艺，拥有 800 亿个晶体管，Die 面积 814mm²。如果用 28nm 工艺制造同样数量的晶体管（面积大约是 4nm 的 $(28/4)^2 = 49$ 倍），芯片面积将接近 4 万 mm²——这比一张 A4 纸还大，完全无法制造。

反过来说，先进工艺是 AI 算力增长的物理前提。没有 TSMC 的 4nm/3nm 工艺，就不可能有 H100/B200 级别的算力密度。这也是为什么 TSMC 在整个 AI 产业链中处于如此关键的位置——本章第二部分（半导体产业链）会详细展开。

5. 并行处理架构与Flynn分类法

在进入 GPU 之前，我们先了解一个重要的分类框架—— Flynn 分类法，它根据指令流和数据流的关系，将处理器架构分为四类：

架构	全称	含义	代表
SISD	Single Instruction, Single Data	一条指令处理一个数据	传统单核 CPU
SIMD	Single Instruction, Multiple Data	一条指令同时处理多个数据	现代 CPU 的向量扩展（SSE/AVX）
MIMD	Multiple Instruction, Multiple Data	多条指令处理多个数据	多核 CPU
SIMT	Single Instruction, Multiple Threads	一条指令驱动多个线程	GPU

关键区别：

现代 CPU 支持 SIMD：一条指令可以同时操作多个数据（如一次对 8 个浮点数做加法），能加速矩阵运算，但并行度有限（通常 4-16 路）
GPU 是 SIMT 架构：数千个线程执行同一条指令，并行度极高（数千路），天然适合矩阵乘法

这就是 CPU 和 GPU 在架构层面的根本分野。

终于写完了，本来只想带一下CPU然后迅速进到GPU的，但是越写越长了。其实也不是坏事，毕竟AI时代仍然需要更强大的CPU（我们在AI Infra这一章里会详细解释原因），从去年NVIDIA投资Intel做数据中心CPU和SoC，让x86和RTX兼容等等动作都能看出来。

这些内容基本算是计算机组成原理这门课的前置知识的“临门一脚”吧（其他前置知识包括：二进制运算、汇编和C语言、电路元件等等）。感兴趣的话可以去看CMU CSAPP这门课的网页：15-213/15-513 Introduction to Computer Systems 和 CS107 Computer Organization & Systems

参考资料：

CMU 15-213 Introduction to Computer Systems: 15-213/15-513 Introduction to Computer Systems 2015 CMU 15-213 CSAPP 深入理解计算机系统课程视频_哔哩哔哩_bilibili CS:APP3e, Bryant and O’Hallaron（然而我并没有学过CSAPP，just put it here以表尊敬）

PaLM: Scaling Language Modeling with Pathways by Google Research: 2204.02311

Branch Education: The Engineering that Runs the Digital World 🛠️⚙️💻 How do CPUs Work?The Engineering that Runs the Digital World 🛠️⚙️💻 How do CPUs Work? - YouTube

Core Dumped: HOW TRANSISTORS REMEMBER DATA 等一系列视频- YouTube

硬件茶谈：CPU系列【硬核科普】带你认识CPU第00期——什么是MOSFET_哔哩哔哩_bilibili

ZOMI酱：CPU系列从CPU发展和组成看并行架构！【AI芯片】芯片基础01_哔哩哔哩_bilibili

锅盔Eureka：半导体行业研究【半导体行业研究1】别再只会说”卡脖子”了！17分钟带你入门半导体行业_哔哩哔哩_bilibili

Part II：半导体产业链

一颗芯片从设计到你手里的显卡之间，隔着整个半导体产业链，涉及材料科学、精密制造、化工、光学、封装工程，以及一套精密到令人窒息的全球化分工体系。

本篇的路线图：

§11 全产业链总览
§12 上游材料提取
§13 中游-设计：EDA、IP 与 Fabless 模式
§14 中游-制造：光刻、刻蚀与工艺节点
§15 中游-封装与测试：先进封装时代
§16 存储芯片：一个独立的战场
§17 产业竞争格局与投资视角

§11. 全产业链总览

在展开每一层之前，先建立全局视角。一颗芯片从沙子到数据中心里跑大模型，需要经过以下完整链路：

硅砂（SiO₂）
    │ ① 冶炼与提纯
    ↓
多晶硅（Polysilicon）
    │ ② 拉制单晶硅棒（Czochralski 法）
    ↓
单晶硅锭（Ingot）
    │ ③ 切片、研磨、抛光
    ↓
硅晶圆（Wafer，300mm / 12 英寸）
    │ ④ 光刻 → 刻蚀 → 沉积 → 离子注入 → CMP（重复数百次）
    ↓
刻有电路的晶圆
    │ ⑤ 晶圆级测试（Wafer Probe）
    ↓
良品 Die（裸芯片）
    │ ⑥ 封装（Wire Bond / Flip Chip / CoWoS / 3D 堆叠）
    ↓
封装好的芯片
    │ ⑦ 成品测试（Final Test）
    ↓
成品芯片 → 焊接到 PCB → 显卡 / 服务器 / 手机

而这条链路上的每个环节，背后都是一整套独立的产业生态：

环节	核心角色	代表公司
材料	硅片、光刻胶、特种气体、靶材	信越化学、SUMCO、住友化学、JSR
EDA 工具	芯片设计软件	Synopsys、Cadence、Siemens EDA
IP 授权	可复用的设计模块	ARM、Imagination、CEVA
芯片设计	架构设计、逻辑设计、验证	NVIDIA、AMD、Apple、高通、华为海思
制造设备	光刻机、刻蚀机、沉积设备	ASML、AMAT、Lam Research、TEL
晶圆代工	将设计变成物理芯片	TSMC、Samsung Foundry、Intel Foundry、SMIC
封装测试	将裸芯片封装成可用产品	ASE（日月光）、Amkor、JCET（长电科技）
存储芯片	DRAM / NAND / HBM	SK Hynix、Samsung、Micron

半导体行业有三种经营模式：

模式	定义	代表公司
IDM（Integrated Device Manufacturer）	从设计到制造到封装，全自己做	Intel、Samsung、TI（德州仪器）
Fabless	只做设计，制造外包给代工厂	NVIDIA、AMD、Apple、高通、华为海思
Foundry	只做制造代工，不做自有品牌芯片	TSMC、GlobalFoundries
OSAT（Outsourced Semiconductor Assembly and Test）	只做封装和测试	ASE、Amkor、JCET

为什么 Fabless 模式赢了？ 3dfx vs NVIDIA 的故事很能说明问题（GPU 一章会详细讲这段历史）：3dfx 坚持自己设计+自己造，而 NVIDIA 选择 Fabless。芯片制造是重资产生意：一座先进工艺晶圆厂（Fab）的投资额在 200-300 亿美元，研发周期 3-5 年。Fabless 公司可以把全部资源投入设计和软件，享受代工厂的规模经济和工艺迭代。TSMC 的崛起，正是 Fabless 模式的基础设施，它让全世界最聪明的芯片设计公司不需要自己建工厂。

§12. 上游材料提取

12.1 硅的冶炼与提纯

在CPU一节，我们介绍了MOSFET，以及硅是半导体行业的核心材料的原因。当然，半导体行业目前还包括砷化镓、氮化镓、碳化硅等化合物半导体，但我们还是把重心放在主要的硅上。自然界中的硅以**二氧化硅（SiO₂，也就是沙子/石英）**的形式存在，纯度远远不够。半导体级硅对纯度的要求是 99.999999999%（11 个 9），即十亿个硅原子中最多允许一个杂质原子。

提纯过程分为三步：

第一步：冶金级硅（Metallurgical Grade Silicon, MG-Si）

SiO₂ + 2C → Si + 2CO↑    （电弧炉，~2000°C）

石英砂和焦炭在电弧炉中高温还原，得到纯度约 98-99% 的冶金级硅。这个纯度用于铝合金、化工等行业，但远达不到半导体的要求。

第二步：多晶硅（Polysilicon）

通过**西门子法（Siemens Process）**进一步提纯：

Si + 3HCl → SiHCl₃ + H₂           （粗硅与盐酸反应，生成三氯氢硅）
SiHCl₃ → 蒸馏提纯（利用不同杂质的沸点差异）
2SiHCl₃ + H₂ → 2Si + 6HCl          （化学气相沉积，还原出高纯硅）

核心原理是：先把硅变成气态化合物（三氯氢硅 SiHCl₃），利用蒸馏去除杂质（不同杂质的氯化物沸点不同，可以精确分离），再还原回固态硅。经过这一步，纯度达到 99.9999999%（9 个 9）以上，这就是多晶硅，电子级硅的原料。

多晶硅的”多晶”是什么意思？ 在固态硅中，硅原子排列成晶体结构。多晶硅由无数微小的晶粒组成，每个晶粒内部是有序的单晶，但晶粒之间方向随机。晶粒边界处原子排列不规则，会散射电子、产生缺陷，这对半导体器件的性能是致命的。所以下一步需要把多晶硅变成单晶硅，整块材料的原子排列完全一致，没有晶界。

第三步：单晶硅锭（Czochralski 法拉晶）

这是整个硅材料工艺中最优雅的一步。1916 年波兰化学家 Jan Czochralski 发明了这个方法：

将多晶硅在坩埚中加热至 1414°C（硅的熔点）以上，完全熔化
将一根小小的籽晶（Seed Crystal），一块已知晶向的单晶硅，浸入熔融硅液表面
缓慢旋转并向上提拉籽晶（拉速约 1-2 mm/min）
熔融硅在籽晶底部凝固时，自然延续籽晶的晶体排列方向
经过数十小时，拉出一根直径 300mm、长度 1-2 米的单晶硅锭（Ingot）

为什么是 300mm（12 英寸）？ 晶圆越大，一次能切出的芯片越多，单位成本越低。行业从 100mm（4 英寸）→ 150mm → 200mm → 300mm 一路演进。300mm 从 2001 年量产至今，已经主导了 20 多年。**450mm（18 英寸）**的计划在 2010 年代被提出，但因技术难度和投资成本过高而搁置，TSMC 和 Samsung 都没有量产 450mm 的计划。

12.2 从硅锭到硅晶圆

单晶硅锭经过以下后处理，变成可用于芯片制造的硅晶圆：

单晶硅锭
    │ ① 滚圆（Grinding）：把略有锥度的硅锭磨成精确的圆柱形
    │ ② 切片（Slicing）：用金刚石线锯切成薄片（~775μm 厚）
    │ ③ 倒角（Edge Rounding）：边缘做圆角处理，防止碎裂
    │ ④ 研磨（Lapping）：粗磨，消除切割造成的表面损伤
    │ ⑤ 刻蚀（Etching）：化学刻蚀去除亚表面损伤层
    │ ⑥ 抛光（Polishing）：CMP（化学机械抛光），达到原子级平坦度
    ↓
硅晶圆（表面粗糙度 < 0.5nm，即不到 2 个硅原子的高度差）

一张 300mm 晶圆的表面平坦度要求是原子级的，任何微小的颗粒或凹坑都会导致后续光刻图案失真，进而产生缺陷。

12.3 关键材料供应商

材料类别	代表公司	市场格局
硅片	信越化学（Shin-Etsu）、SUMCO	日本两家合计占全球 ~55% 份额
光刻胶	JSR、东京应化（TOK）、住友化学	日本企业几乎垄断 EUV 光刻胶
特种气体	Air Liquide、林德（Linde）、大阳日酸	超高纯度工艺气体（NF₃、SiH₄ 等）
CMP 研磨液	Cabot Microelectronics、Fujimi	化学机械抛光的关键耗材
溅射靶材	JX 金属、Honeywell	金属互联层的原材料

日本在半导体材料领域的隐形统治：虽然人们常说ASML 垄断了光刻机，但半导体材料同样高度集中在日本。2019 年日韩贸易争端中，日本限制了对韩国的三种关键半导体材料出口（氟化氢、光刻胶、氟化聚酰亚胺），Samsung 和 SK Hynix 的生产一度面临中断威胁。材料是整条产业链中最不显眼、但被卡脖子时最致命的环节之一。

§13. 中游-设计：EDA、IP 与 Fabless 模式

13.1 EDA（Electronic Design Automation）

设计一颗现代芯片，绝不是工程师在纸上画电路图。一颗 NVIDIA H100 有 800 亿个晶体管，即使每个晶体管只需要 1 秒的设计时间，也需要 2,500 年。

EDA是芯片设计的一套庞大的软件工具链，覆盖从架构探索到最终版图生成的全流程，可以理解为类似CAD的地位。

系统级设计（System-Level Design）
    │ 用高级语言（如 SystemC）描述芯片行为
    ↓
RTL 设计（Register-Transfer Level）
    │ 用 Verilog/VHDL 描述寄存器间的数据流和控制逻辑
    ↓
逻辑综合（Logic Synthesis）
    │ 把 RTL 代码"编译"成标准单元（Standard Cell）的门级网表
    ↓
布局布线（Place & Route）
    │ 把标准单元放到芯片上，连接导线
    ↓
时序分析（Timing Analysis）+ 功耗分析
    │ 验证所有信号能在规定时钟周期内到达
    ↓
物理验证（Physical Verification）
    │ DRC（设计规则检查）+ LVS（版图与原理图一致性检查）
    ↓
GDSII / OASIS 文件
    │ 最终的版图数据，交给代工厂制造光罩（Mask）
    ↓
流片（Tape-out）

EDA 行业是一个高度垄断的市场，三家公司占据全球 ~80% 的市场份额：

公司	总部	市场份额	核心优势
Synopsys	美国	~33%	逻辑综合（Design Compiler）领先，验证工具强
Cadence	美国	~30%	模拟/混合信号设计领先，布局布线（Innovus）强
Siemens EDA（原 Mentor）	德国/美国	~17%	PCB 设计、DFT（可测试性设计）领先

EDA是国产替代的关键一环： 2019 年，美国将华为列入实体清单，并启动对华为的 EDA 断供。 2022 年 8 月，美国商务部首次将 GAAFET结构的 EDA 工具纳入出口管制范围，限制中国获取 3nm 及以下先进制程设计能力。 2024 年 12 月，管制进一步升级，新增四个 ECCN 分类，覆盖多重曝光、计算光刻等关键制造类 EDA 工具，并首次将授权密钥纳入管制范围，导致已购软件可能因无法续约而失效。 2025 年 5 月最新禁令将管制范围扩大至 14nm 以下制程全流程 EDA 技术，三大 EDA 巨头已确认收到美国商务部的禁售通知。Synopsys CEO 内部文件显示，公司已全面暂停在华业务运营，包括终止新订单、关闭 SolvNetPlus 服务访问等，影响范围涉及其在华 1800 名员工及全部客户群体。Cadence 亦证实，涉及 3D991 和 3E991 分类的 EDA 技术转让需事先取得许可，这基本覆盖了先进制程所需的核心工具集。

这就催生了一批国产 EDA 公司，主要有如华大九天、芯华章、概伦电子等。至于具体的公司情况，笔者暂时未做深入了解，后续可以去看看研报和公开信息。

13.2 IP授权

对，就是知识产权那个IP. IP 核是经过验证的、可复用的设计模块，类似于软件开发中的库。芯片设计公司不需要从零设计每个模块，可以购买成熟的 IP 核嵌入自己的芯片。

最重要的 IP 公司是 ARM：ARM 不制造芯片，而是设计 CPU 架构，然后授权给其他公司使用。全球 99% 的智能手机处理器（Apple A/M 系列、高通骁龙、联发科天玑）都使用 ARM 架构。

ARM 的两种授权模式：

模式	定义	客户
核心授权（Core License）	直接使用 ARM 设计好的 CPU 核心，微调参数即可	联发科、三星
架构授权（Architecture License）	获得 ARM 指令集的使用权，自行设计微架构	Apple（M 系列）、高通（Kryo/Oryon）、NVIDIA（Grace）

架构授权更贵，但自由度更高。Apple 的 M4 和高通的 Oryon 都是在 ARM 指令集基础上自行设计的微架构，性能远超 ARM 的标准核心方案。

为什么 NVIDIA Grace CPU 选择 ARM 而非 x86？ (1) x86 是 Intel 和 AMD 的专有 ISA，授权条件极其苛刻，历史上只有 VIA（威盛）拿到过有限授权；(2) ARM 的架构授权允许高度定制，NVIDIA 可以针对 GPU 协处理的场景深度优化 CPU 设计；(3) ARM 在能效比上有天然优势，适合数据中心场景。

其他重要 IP 公司：

公司	核心 IP	应用
Imagination Technologies	PowerVR GPU IP	Apple 曾长期使用，后自研
CEVA	DSP / AI IP	物联网、边缘计算
Synopsys / Cadence	接口 IP（PCIe、USB、DDR Controller）	几乎所有 SoC
RISC-V 基金会	RISC-V 开源 ISA	新兴市场，中国企业关注度极高

13.3 Fabless 设计公司

有了 EDA 工具和 IP 核，Fabless 公司的核心工作是芯片架构设计和系统级优化：决定芯片的计算单元怎么排布、缓存多大、互联怎么走、功耗预算怎么分配。

全球主要 Fabless 公司：

公司	核心产品	代工厂	关键能力
NVIDIA	GPU（GeForce / A100 / H100 / B200）	TSMC	GPU 架构 + CUDA 生态 + 全栈系统
AMD	CPU（EPYC）+ GPU（Instinct）	TSMC	Chiplet 架构先驱 + x86 CPU + GPU 双线
Apple	M 系列 SoC	TSMC	极致能效比 + 自研 CPU/GPU/NPU
Qualcomm（高通）	Snapdragon SoC	TSMC / Samsung	移动端霸主 + Oryon CPU + PC 市场扩张
Broadcom（博通）	网络芯片、定制 AI 芯片	TSMC	网络交换 + Google TPU 定制代工
MediaTek（联发科）	天玑系列 SoC	TSMC	中端移动市场领导者
华为海思	麒麟 SoC、昇腾 AI 芯片	SMIC（受限）	受出口管制影响最大的中国 Fabless 公司

一个关键观察：全球排名靠前的 Fabless 公司，几乎都把先进工艺的订单交给了 TSMC。这使得 TSMC 在先进节点（< 7nm）的市场份额超过 90%。这不是因为 TSMC 没有竞争对手，而是因为 TSMC 的良率、交期和工艺稳定性建立了极深的信任壁垒。芯片公司不敢冒险把数十亿美元的流片费用投到良率不确定的代工厂上。

§14. 中游-制造：光刻、刻蚀与工艺节点

这是整条产业链中技术门槛最高、资本投入最重、地缘政治影响最深的环节。

14.1 晶圆制造全流程

一颗先进制程芯片的制造需要经过 1,000 道以上的工艺步骤，历时 2-3 个月。但所有步骤本质上都是以下四种基本操作的反复组合：

基本操作	功能
光刻（Lithography）	把电路图案投影到晶圆上
刻蚀（Etching）	按照图案去除材料
沉积（Deposition）	在晶圆表面覆盖一层新材料
离子注入（Ion Implantation）	精确掺杂，改变半导体导电性
还是比较好理解的，有点像胶片影印。离子注入如果不理解的话，可以回去看CPU章节里”半导体的化学基础知识-掺杂“这一部分的内容。

一层电路的制造流程大致是：

① 沉积（Deposition）
   在晶圆表面覆盖一层薄膜（氧化层、金属层等）
      ↓
② 涂光刻胶（Photoresist Coating）
   旋涂一层对光敏感的有机薄膜（~几十到上百纳米厚）
      ↓
③ 光刻（Exposure）
   用光将掩膜版（Mask/Reticle）上的电路图案投影到光刻胶上
   被光照到的光刻胶发生化学反应
      ↓
④ 显影（Develop）
   用化学溶液去除已曝光（或未曝光）的光刻胶
   电路图案"显现"在光刻胶表面
      ↓
⑤ 刻蚀（Etching）
   以光刻胶为"遮罩"，刻蚀掉没有被保护的底层材料
   电路图案被转移到薄膜层上
      ↓
⑥ 去胶（Resist Strip）
   去除剩余的光刻胶
      ↓
⑦ 离子注入（Ion Implantation）或金属化（Metallization）
   根据需要掺杂或沉积金属导线
      ↓
⑧ CMP（Chemical-Mechanical Polishing，化学机械抛光）
   把表面磨平，为下一层做准备
      ↓
重复 ①-⑧，构建下一层

是不是出现了很多听到过的名词！一颗现代 GPU（如 H100）有 80+ 层的结构：底层是晶体管（前道工艺，FEOL），上面是十几层金属互联线（后道工艺，BEOL），每一层都需要经过上述完整流程。

14.2 光刻

光刻是整个半导体制造中最关键、最昂贵、技术门槛最高的步骤。 光刻机的好坏直接决定了能制造多小的晶体管，也就直接决定了芯片的性能天花板。

光刻的基本原理

光刻的物理原理和冲洗照片类似：

**掩膜版（Mask / Reticle）**上有电路图案（不透光/透光区域）
光源发出的光穿过掩膜版
通过投影透镜组将图案缩小 4 倍（4:1 缩小投影），投射到晶圆表面的光刻胶上
光刻胶被光照到的部分发生化学反应

图 lithography (A) coating of photoresist on the substrate, mask placed over upper layer and exposed to UV radiation, (B) resist development and stripping, (C) ion etching process, and (D) final QD structure after process.

光刻精度的物理极限由**瑞利判据（Rayleigh Criterion）**决定：

$$R = k_1 \cdot \frac{\lambda}{NA}$$

其中：

$R$ = 最小可分辨特征尺寸（Resolution）
$\lambda$ = 光源波长
$NA$ = 数值孔径（Numerical Aperture，透镜系统的”光收集能力”）
$k_1$ = 工艺因子（理论下限 0.25，实际工业界在 0.3-0.4）

要做更小的特征 → 要么缩短波长（$\lambda$↓），要么增大数值孔径（$NA$↑），要么降低工艺因子（$k_1$↓）。

整个光刻技术的演进史，就是在这三个参数上不断逼近物理极限的过程。

DUV与EUV

从 1990 年代到今天，主力光刻技术一直是 DUV（Deep Ultraviolet，深紫外光刻）：

参数	数值
光源	ArF 准分子激光
波长	193nm
最大 NA	~1.35（浸没式光刻）
理论分辨率极限	~38nm（单次曝光）

193nm 波长的 ArF 光刻胶已经被用了 20 多年。但 193nm 的单次曝光分辨率极限是 ~38nm。如何用它制造 7nm、5nm 甚至 3nm 的芯片？

答案是Multi-Patterning Technology，就是分多次来做，每次只做一部分图案，最终叠加。

图：MPT（图源：Photolithography Part5, Multiple Patterning Technology）

图：MPT（图源：SemiEngineering, Single Vs. Multi-Patterning Advancements For EUV）

通过 SADP（自对准双重图案化）和 SAQP（自对准四重图案化），193nm DUV 被”续命”到了 7nm 甚至 5nm 节点。TSMC 的 7nm 和部分 5nm 工艺仍大量使用 DUV + 多重曝光。

但多重图案化的代价是巨大的：每多一次曝光，就意味着更多的工艺步骤、更长的生产周期、更高的成本、更低的良率。

突破 193nm 波长限制的终极答案是换一种光，EUV（Extreme Ultraviolet，极紫外光刻）：

参数	DUV	EUV	High-NA EUV
波长	193nm	13.5nm	13.5nm
NA	1.35	0.33	0.55
单次曝光分辨率	~38nm	~13nm	~8nm
光源类型	ArF 激光	锡液滴等离子体	锡液滴等离子体
价格	~$50M	~$200M	~$380M

13.5nm 的波长比 193nm 短了 14 倍，这意味着分辨率可以大幅提升，而且不需要复杂的多重曝光。

但 13.5nm 的光有一个致命问题：几乎被所有物质吸收。空气吸收它，透镜吸收它，甚至光刻胶也强烈吸收它。所以 EUV 光刻机的设计和 DUV 完全不同：

真空环境：整个光路必须在高真空中运行
反射式光学：不能用透镜（光会被玻璃吸收），只能用多层膜反射镜（钼/硅交替沉积，40-50 层，每层仅几纳米，反射率约 70%）
光源功率：光在每面镜子上损失 ~30%，经过约 10 面镜子后只剩下最初的 2-3%，所以需要极其强大的光源

EUV 的光源产生过程堪称物理学的奇迹：

① 高功率 CO₂ 激光（数十 kW）
    ↓
② 击中一颗微小的锡液滴（直径 ~25μm，速度 ~70m/s）
    ↓
③ 锡液滴先被一发"预脉冲"打扁成薄饼状
    ↓
④ 第二发"主脉冲"将其加热至 ~50 万°C
    ↓
⑤ 锡被电离成等离子体
    ↓
⑥ 等离子体辐射出 13.5nm 的 EUV 光
    ↓
⑦ 每秒重复 50,000 次（50 kHz）

这个过程每秒钟发射 50,000 颗锡液滴，每颗都被激光精确击中两次。 液滴的位置精度要求在微米级。想象一下，以 70m/s 飞行的 25μm 液滴，被千瓦级激光连续精确命中，每秒 50,000 次。

全球能制造 EUV 光刻机的公司只有一家：ASML（荷兰）。

ASML 是全球唯一的 EUV 光刻机供应商。这不是因为 ASML 的竞争对手太弱（佳能（Canon）和尼康（Nikon）在 DUV 时代都是光刻机巨头），而是因为 EUV 的工程复杂度已经超越了单家公司的能力。ASML 的 EUV 光刻机整合了来自全球的尖端技术：

关键子系统	供应商	技术
EUV 光源	Cymer（ASML 子公司，2013 年收购）	CO₂ 激光 + 锡液滴等离子体
反射镜	Zeiss（蔡司）	多层膜反射镜，表面精度 < 0.1nm
掩膜版	AGC、Hoya	EUV 专用无缺陷掩膜版基板
晶圆台	ASML 自研	双台系统，纳米级对准精度

一台 EUV 光刻机（NXE:3600D/3800E）的关键参数：

价格：约 2 亿美元
重量：约 180 吨
零件数量：超过 10 万个
运输：需要 40 个集装箱，3 架波音 747
功耗：约 1 MW（一台机器的电力消耗相当于一个小型工厂）
产能上限：~5nm 节点每小时约 170 片晶圆

High-NA EUV（高数值孔径 EUV）是下一代：

ASML 的 Twinscan EXE:5000 系列将 NA 从 0.33 提升到 0.55，分辨率从 ~13nm 提升到 ~8nm，用于 2nm 及以下节点。价格飙升到约 3.8 亿美元一台。Intel 是 High-NA EUV 的首个客户。

ASML 的战略地位：全球任何一颗先进制程芯片（< 7nm），无论是 NVIDIA 的 H100、Apple 的 M4，还是高通的骁龙 8 Gen 3，都必须经过 ASML 的 EUV 光刻机。这使得 ASML 成为整个 AI 硬件产业链中最关键的单点依赖之一。2023 年，在美国、日本和荷兰的三方协议下，ASML 被限制向中国出口 EUV 光刻机，这直接卡住了中国半导体先进制程的发展路径。又一个国产替代的关键节点！

14.3 刻蚀与沉积

光刻定义了图案，但把图案变成实际的三维结构，靠的是刻蚀和沉积。

刻蚀（Etching）：按照光刻定义的图案，去除不需要的材料。

类型	原理	特点
湿法刻蚀	化学溶液溶解材料	各向同性（侧向也刻），精度低，用于粗加工
干法（等离子体）刻蚀	用等离子体中的活性粒子物理+化学腐蚀	各向异性（只向下刻），精度高，先进工艺主流

先进工艺中几乎全部使用干法刻蚀。等离子体中的离子被电场加速，垂直轰击晶圆表面，实现极高的方向性。FinFET 和 GAA 结构的鳍状/纳米片沟道，正是靠精密刻蚀”雕”出来的。

沉积（Deposition）：在晶圆表面覆盖一层新材料。

类型	原理	应用
CVD（化学气相沉积）	气态前驱体在高温下反应，在表面生成固态薄膜	氧化层、氮化硅等
PVD（物理气相沉积/溅射）	用等离子体轰击靶材，溅出的原子沉积在晶圆上	金属层（铜、钽、钛）
ALD（原子层沉积）	逐层沉积，每次仅沉积一个原子层	GAA 晶体管的栅极氧化层（需要极精确的厚度控制）
ECD（电化学沉积/电镀）	电镀法沉积铜	铜互联线

主要设备供应商：

公司	总部	核心设备
Applied Materials（AMAT）	美国	全球最大半导体设备商，CVD/PVD/刻蚀/CMP 全覆盖
Lam Research	美国	刻蚀设备领导者，CVD 也强
Tokyo Electron（TEL）	日本	涂胶/显影设备领导者，CVD/刻蚀也有布局
KLA	美国	检测与量测设备（不做加工，专做”质检”）
ASM International	荷兰	ALD 设备领导者（GAA 时代关键设备）

14.4 良率：制造的生死线

良率（Yield）= 一张晶圆上，好的裸晶（Die） / 总的裸晶数量。

这是芯片制造中最核心的经济指标，良率的高低直接决定了每颗芯片的成本。

假设一张 300mm 晶圆的成本是 $20,000（先进工艺实际远高于此），能切出 100 颗裸晶：

良率	好的裸晶	单颗成本
95%	95 颗	$211
80%	80 颗	$250
50%	50 颗	$400
30%	30 颗	$667

裸晶面积越大，良率越低。 这是因为晶圆上的缺陷是随机分布的（每 cm² 有一个平均缺陷密度 $D_0$）。一颗 Die 只要包含一个缺陷就报废。裸晶面积越大，“中招”概率越高。数学上近似为：

$$Y \approx e^{-D_0 \cdot A}$$

其中 $A$ 是 Die 面积，$D_0$ 是缺陷密度。

NVIDIA H100 的 Die 面积是 814mm²，这已经非常接近光刻机的单次曝光面积上限（reticle limit，约 858mm²）。这么大的 Die，良率天然很低，这也是 H100 贵得离谱的原因之一。

这正是 Chiplet 架构的经济学逻辑（GPU 一章 §6.4 会详细讲 Blackwell 的双 Die 设计，是同一个逻辑）：把一颗 800mm² 的大 Die 拆成两颗 400mm² 的小 Die，每颗的良率都大幅提升。即使封装成本增加了，总体成本仍然更低。AMD 的 EPYC 服务器 CPU 率先走通了这条路（多个 CCD Die + IO Die），NVIDIA 的 Blackwell B200（双 GB100 Die 通过 NV-HBI 互联）也是同样的逻辑。

14.5 代工厂竞争格局

全球先进制程晶圆代工是高度集中的寡头市场：

公司	最先进量产工艺	先进节点（< 7nm）市占率	关键客户	核心竞争力
TSMC	N3E（3nm）/ N2 在研	~90%+	NVIDIA、Apple、AMD、高通	良率、交期、生态信任
Samsung Foundry	SF3（3nm GAA）	~5-8%	高通（部分）、Google（TPU）	GAA 率先量产，但良率受质疑
Intel Foundry	Intel 18A 在研	~1-2%	自用为主 + 外部代工探索中	x86 自研 + 代工双线
SMIC	N+2（~7nm 级别）	极小	华为海思	中国大陆最先进，但受 EUV 禁令限制
GlobalFoundries	12nm（已放弃先进节点）	0	AMD（成熟节点产品）、汽车芯片	聚焦差异化成熟工艺

TSMC 的垄断是怎么形成的？

良率领先：TSMC 在每个新节点上的良率爬坡速度通常比 Samsung 快 6-12 个月。良率高意味着客户的芯片成本更低、上市时间更早。
客户信任：芯片设计公司投入数亿美元和数年时间设计一款芯片，流片失败的代价不可承受。TSMC 的历史记录让客户愿意把最关键的产品交给它。
规模效应：更多客户 → 更大产能 → 更多工艺经验 → 良率更高 → 更多客户……
CoWoS 封装能力：TSMC 不仅做晶圆代工，还掌握了先进封装的关键技术（CoWoS-S/R），AI 芯片的 GPU Die + HBM 集成高度依赖 TSMC 的 CoWoS 产能。

从投资角度看：TSMC 是全球最接近”自然垄断”的半导体公司。但它也面临风险：(1) 地缘政治：台湾海峡的紧张局势是全球科技产业最大的单点风险；(2) TSMC 正在Arizona和日本熊本建厂，但海外工厂的成本和效率能否比肩台湾，仍是未知数。

§15. 中游-封装与测试

15.1 为什么封装越来越重要？

Blackwell B200 是两颗 Die 通过 NV-HBI 拼在一起的，这就是先进封装的产物（具体的双 Die 设计会在 GPU 一章 §6.4 展开）。

过去，封装只是”给裸芯片穿个外套”，把 Die 粘到基板上、用金线连接引脚、灌胶封起来。但在后摩尔时代，单颗 Die 的面积逼近光刻极限，晶体管微缩的成本急剧上升，封装成了突破性能天花板的新战场。毕竟芯片体积越小意味着不同组件之间的距离越近，在电子移动速度不变的情况下，耗时就更短。用封装的进步，来弥补制程微缩的放缓。

15.2 封装技术演进

代际	技术	原理	代表应用
传统	Wire Bond（金线键合）	用金线把 Die 的焊盘连到基板上	低端芯片、传感器
中级	Flip Chip（倒装焊）	Die 翻转，通过焊球（Bump）直接连到基板	主流 CPU/GPU
2.5D	CoWoS / EMIB	多颗 Die 并排放在硅中介层或嵌入式桥接上	H100、B200、MI300X
3D	TSV 堆叠 / SoIC / Foveros	Die 垂直堆叠，用硅通孔连接	HBM、Intel Lakefield

2.5D 封装：CoWoS

**CoWoS（Chip-on-Wafer-on-Substrate）**是 TSMC 的招牌先进封装技术，也是当前 AI 芯片最依赖的封装方案。

                 [GPU Die]    [HBM] [HBM] [HBM] [HBM]
                    │          │     │     │     │
              ┌─────┴──────────┴─────┴─────┴─────┴──────┐
              │          Silicon Interposer               │
              │   （硅中介层：一块大硅片，上面布满微细走线）  │
              └──────────────────┬────────────────────────┘
                                │
                     ┌──────────┴──────────┐
                     │    Organic Substrate  │
                     │    （有机基板）         │
                     └──────────────────────┘

硅中介层（Silicon Interposer）是一块面积比 GPU Die 更大的硅片，表面刻有极细的金属走线（线宽可达 ~0.4μm），用来连接并排放置的 GPU Die 和 HBM Die。GPU 和 HBM 之间的数据通路极短（几毫米），带宽极高，这就是 HBM 能达到数 TB/s 带宽的物理基础。

CoWoS 有多个变体：

变体	中介层材料	可支持面积	代表产品
CoWoS-S	硅（Si）	较小	H100
CoWoS-R	RDL（重分布层）	更大（支持更多 HBM）	B200
CoWoS-L	局部硅桥 + RDL	更大、成本更优	下一代产品

CoWoS 产能是 AI 芯片供应链的瓶颈之一。 2023-2024 年，TSMC 的 CoWoS 产能严重不足，直接限制了 H100 和 B200 的出货量。NVIDIA CEO 黄仁勋曾公开表示”CoWoS 产能是最大挑战”。TSMC 正在大幅扩产 CoWoS 产线，但先进封装的良率和产能爬坡速度，远不如晶圆代工本身。

3D 封装：TSV 堆叠

**TSV（Through-Silicon Via，硅通孔）**是在 Die 上打垂直的孔，填充导电材料（通常是铜），实现 Die 的上下层直接互联。

HBM 就是 TSV 技术最成功的商业化应用：

        ┌──────────────┐
        │  DRAM Die #8  │  ← 最顶层
        │  (TSV 穿过)   │
        ├──────────────┤
        │  DRAM Die #7  │
        ├──────────────┤
        │  DRAM Die #6  │
        ├──────────────┤
        │     ...       │     ← 8-12 层 DRAM Die 堆叠
        ├──────────────┤
        │  DRAM Die #1  │  ← 最底层
        ├──────────────┤
        │  Logic Die    │  ← 底部的逻辑控制Die
        │  (Base Die)   │
        └──────────────┘
              │
     ┌────────┴────────┐
     │  Micro Bumps     │  ← 连接到 Interposer
     └─────────────────┘

每层 DRAM Die 上有数千个 TSV，直径约 5-10μm，穿过 ~50μm 厚的 Die。所有层通过微凸块（Micro Bump）键合在一起。

为什么 HBM 需要 TSV？ 带宽的公式是：带宽 = 位宽 × 频率（GPU 一章 §9.1 会详细展开这个公式和 HBM 的具体数字）。HBM 选择的路径是极宽位宽 + 相对低频率。单个 HBM Stack 的位宽可达 1024 bit 甚至更宽，这靠的就是 TSV 提供的大量垂直互联通道。GDDR 在平面 PCB 上只能走 32-bit 的线，而 HBM 在垂直方向上可以走上千根线。

15.3 Chiplet 与 UCIe

Chiplet 架构的核心思路，是把大芯片拆成多个小 Die（Chiplet），各自用最合适的工艺制造，再封装在一起（GPU 一章 §6.4 会具体讲 Blackwell 的双 Die 设计）。

传统方案（Monolithic Die）：
┌──────────────────────────────────────────┐
│                                          │
│        一颗巨大的 Die（如 814mm²）         │
│        所有模块用同一种工艺制造            │
│        良率低、成本高                      │
│                                          │
└──────────────────────────────────────────┘

Chiplet 方案：
┌────────┐  ┌────────┐  ┌────────┐  ┌──────────┐
│ CPU    │  │ CPU    │  │ CPU    │  │  IO Die   │
│ Die #1 │  │ Die #2 │  │ Die #3 │  │  (6nm)    │
│ (3nm)  │  │ (3nm)  │  │ (3nm)  │  │           │
└───┬────┘  └───┬────┘  └───┬────┘  └────┬─────┘
    └───────────┴───────────┴─────────────┘
              封装在同一个基板上

Chiplet 的核心优势：

良率提升：三颗 200mm² 的 Die 比一颗 600mm² 的 Die 良率高得多
异构集成：CPU 核心用 3nm（性能优先），IO Die 用 6nm（成本优先）
灵活组合：同一系列的不同 SKU 可以通过组合不同数量的 Chiplet 实现

AMD 是 Chiplet 架构最成功的实践者：

EPYC 服务器 CPU：多颗 CCD（Core Complex Die）+ 1 颗 IOD（IO Die），最多 12 颗 CCD 组成 96 核
MI300X：GPU Die + CPU Die + HBM，3D 堆叠 + 2.5D 互联的混合方案

Chiplet 的挑战是互联标准：不同公司的 Chiplet 能否互相连接？这催生了**UCIe（Universal Chiplet Interconnect Express）**标准：

由 Intel、AMD、ARM、TSMC、Samsung 等联合推动
定义了 Chiplet 之间的物理接口和协议
目标是像 PCIe 之于板卡一样，成为 Chiplet 之间的通用互联标准
目前仍在早期阶段，尚未大规模商用

15.4 封装测试公司

公司	总部	市场份额	核心能力
ASE（日月光）	中国台湾	~30%	全球最大 OSAT，先进封装全覆盖
Amkor	美国（韩国运营）	~15%	Apple 重要供应商
JCET（长电科技）	中国大陆	~10%	中国大陆最大 OSAT
TSMC（自研封装）	中国台湾	—	CoWoS、SoIC，TSMC 正在把封装变成自己的业务

趋势：封装正在从 OSAT 向代工厂转移。 TSMC 的 CoWoS 和 SoIC 都是 TSMC 自己做的，而非外包给 ASE。对于最先进的 AI 芯片，晶圆制造和先进封装的界限正在模糊，这进一步强化了 TSMC 在产业链中的核心地位。

§16. 存储芯片：一个独立的战场

半导体行业的核心产品分为四类：集成电路（IC，包括模拟芯片、逻辑芯片和存储芯片）、光电器件、分立器件和传感器。

存储芯片的重要性，在本章 Part I（CPU 工作过程中”搬数据比计算慢 100 倍”）中已经出现过一次；在接下来的 GPU 一章（HBM 带宽决定 GPU 的实际性能天花板）中还会反复出现。存储是一个独立的产业分支，有自己的技术路线、竞争格局和周期规律。

16.1 存储芯片分类

存储芯片（Memory）
├── 易失性（Volatile）：断电数据消失
│   ├── SRAM（静态 RAM）     ← CPU/GPU 片上缓存（L1/L2/L3）
│   └── DRAM（动态 RAM）     ← 主内存、显存
│       ├── DDR5             ← CPU 主内存
│       ├── GDDR6/6X/7       ← 消费级 GPU 显存
│       └── HBM3/3e          ← 数据中心 GPU/AI 加速器
│
└── 非易失性（Non-Volatile）：断电数据保留
    ├── NAND Flash           ← SSD、手机存储
    │   ├── 2D NAND          ← 已淘汰
    │   └── 3D NAND          ← 主流，200+ 层垂直堆叠
    └── NOR Flash            ← 嵌入式存储（启动代码等）

从 AI 的角度，最关键的两类是 HBM（训练/推理的显存）和 DRAM（系统内存）。NAND Flash 作为存储介质（数据集、模型参数持久化）也有需求，但不像 HBM 那样直接影响计算性能。

16.2 HBM 的竞争与投资逻辑

HBM 的物理结构（TSV 堆叠）已经在本章 §15.2 提到；具体的带宽数字和产品代际会在 GPU 一章 §9.1 详细展开。这里先聚焦产业竞争格局。

三大 DRAM / HBM 供应商：

公司	总部	DRAM 市场份额	HBM 市场份额	关键地位
Samsung	韩国	~40%	~30%	DRAM 总量第一，但 HBM 良率曾落后
SK Hynix	韩国	~28%	~50%+	HBM 技术领先者，NVIDIA 首选供应商
Micron	美国	~25%	~15-20%	HBM3e 追赶中，GDDR6X 技术首发

SK Hynix 在 HBM 领域的领先是 AI 时代最大的产业意外之一：

在传统 DRAM 市场，Samsung 一直是绝对霸主
但 HBM 需要极高的 TSV 工艺精度和 3D 堆叠良率，SK Hynix 在这一技术方向上的积累更深
2023-2024 年，NVIDIA 的 H100/H200/B200 几乎全部使用 SK Hynix 的 HBM3/3e
Samsung 的 HBM3 曾因发热和良率问题，未能通过 NVIDIA 的验证测试，直到 2024 年下半年才逐步进入 NVIDIA 供应链
SK Hynix 的股价在 2023-2025 年因 AI 需求飙升，市值一度超过 Samsung 半导体业务的估值

HBM 的投资逻辑：

大模型规模增长（参数量 × 上下文长度 × Batch Size）
    ↓
对 GPU 显存容量和带宽的需求持续增长
    ↓
HBM 从"可选"变为"刚需"（H100: 80GB HBM3 → B200: 192-270GB HBM3e）
    ↓
HBM 单价远高于普通 DRAM（HBM3e 每 GB 价格约为 DDR5 的 5-8 倍）
    ↓
SK Hynix / Samsung 的 HBM 产线利润率远高于普通 DRAM
    ↓
存储芯片行业从传统的"周期股"属性，叠加了"AI 成长股"属性

16.3 NAND Flash 与 3D 堆叠

NAND Flash 的技术演进路径和 DRAM/HBM 有类似之处，都在向 3D 方向发展，但驱动逻辑不同：

DRAM/HBM 的 3D 堆叠（TSV）是为了带宽，更多的并行数据通路
NAND 的 3D 堆叠是为了容量，在平面微缩困难后，转向垂直堆叠存储单元

目前 3D NAND 已经堆到 200+ 层（Samsung 的 V-NAND 第九代达到 236 层，美光和 SK Hynix 在追赶 300+ 层）。堆叠层数的增加直接提升了存储密度和成本效率。

NAND Flash 的主要供应商：Samsung、SK Hynix（+ Solidigm，原 Intel NAND 业务）、Micron、铠侠（Kioxia，原东芝存储）、西部数据（WD）。

§17. 产业竞争格局与投资视角

17.1 全产业链的权力地图

把前面所有内容综合起来，我们可以画出一张半导体产业链的”权力地图”，哪些环节是高度垄断的卡脖子节点，哪些是相对竞争充分的：

环节	垄断程度	卡脖子风险	关键玩家
EUV 光刻机	极度垄断	★★★★★	ASML（唯一供应商）
先进制程代工（< 7nm）	高度垄断	★★★★★	TSMC（~90%+）
EDA 工具	三寡头	★★★★☆	Synopsys、Cadence、Siemens EDA
HBM 存储	三寡头	★★★★☆	SK Hynix、Samsung、Micron
GPU 架构 IP + 软件生态	高度垄断	★★★★★	NVIDIA（CUDA 生态）
CPU 架构 IP	双寡头	★★★☆☆	ARM（移动端/服务器）、x86（Intel+AMD）
先进封装（CoWoS）	高度垄断	★★★★☆	TSMC
刻蚀/沉积设备	三寡头	★★★☆☆	AMAT、Lam Research、TEL
硅片材料	双寡头	★★★☆☆	信越化学、SUMCO
封装测试（OSAT）	相对分散	★★☆☆☆	ASE、Amkor、JCET

17.2 地缘政治与供应链风险

半导体产业链是全球化分工的极致产物。一颗 H100 的诞生需要跨越 几十个国家、数百家公司的协作。但这也意味着，任何一个关键节点的中断都可能造成全链路的停摆。

当前最关键的地缘政治风险点：

① TSMC 的台湾产能集中风险
   90% 以上的先进节点产能在台湾
   台海局势是全球科技产业最大的"灰犀牛"
   TSMC 正在美国/日本/德国建厂分散风险，但进度慢、成本高

② 美国对华出口管制（BIS Entity List）
   限制先进 GPU 对华出口（A800/H800 → 后来进一步收紧）
   限制 EDA 工具出口（GAA 相关）
   限制 ASML 对华出口 EUV 光刻机
   限制 HBM 等先进存储的对华出口

③ 中国半导体的追赶路径
   SMIC：14nm 量产，N+2（~7nm 级别）在探索
     但缺乏 EUV，只能用 DUV + 多重曝光，成本高、良率低
   长江存储（YMTC）：3D NAND 技术一度追上国际主流
     但被列入 Entity List 后设备供应受限
   华为海思：Mate 60 Pro 搭载麒麟 9000s（SMIC 7nm 级别工艺）
     证明了"能做"，但成本和良率的经济性存疑

17.3 投资框架：如何看半导体行业

对于有投资视角的读者，半导体行业有几个独特的特征需要理解：

1. 强周期性 + AI 叠加成长性

传统上，半导体是典型的周期行业，需求波动导致产能过剩/不足的循环。DRAM 价格的剧烈波动（2019 年暴跌 → 2020 年回升 → 2022 年再暴跌 → 2024 年因 AI 暴涨）是最好的例证。

但 AI 需求为部分子赛道叠加了结构性成长。HBM、先进封装、EUV 光刻机的需求增长不是周期性的，而是由大模型规模扩张驱动的长期趋势。

2. 重资产、长周期、高壁垒

一座先进工艺 Fab 的投资：200-300 亿美元
从决定建厂到量产：3-5 年
良率爬坡到经济可行：1-2 年
EUV 光刻机交期：1.5-2 年

这意味着产能无法快速调整。当 AI 需求爆发时，产能不足需要数年才能缓解。

3. 关键指标

指标	含义	适用环节
资本支出（CapEx）	建厂/设备投资	TSMC、Samsung、Intel
研发投入（R&D）	工艺/设计创新	全行业
良率（Yield）	制造效率	代工厂
ASP（Average Selling Price）	单颗芯片平均售价	存储（DRAM/NAND）、GPU
产能利用率	工厂利用效率	代工厂、存储厂
库存周转天数	需求-供给平衡	全行业（周期判断）

17.4 核心判断力：用产业链回答真实问题

问题	需要用到的知识
为什么 H100 这么贵？	先进工艺（TSMC 4nm）+ 巨大 Die（814mm²，良率低）+ HBM3（SK Hynix，昂贵）+ CoWoS 封装（产能紧缺）
ASML 为什么是全产业链最关键的单点依赖？	EUV 光刻机唯一供应商 + 没有 EUV 就没有 < 7nm + 替代方案（DUV 多重曝光）成本极高
中国能突破先进制程封锁吗？	缺 EUV 光刻机 + 缺最新 EDA + 先进制程良率和成本的经济性是关键 + SMIC 的 DUV 多重曝光路线是”能做但贵”
为什么 SK Hynix 在 AI 时代比 Samsung 更受益？	HBM 技术领先 + NVIDIA 首选供应商 + HBM 利润率远高于普通 DRAM
AMD 的 Chiplet 策略为什么成功？	良率提升（小 Die）+ 成本降低 + 异构集成 + 先进封装成熟
为什么所有 Fabless 公司都依赖 TSMC？	良率飞轮 + 先进封装整合 + 客户信任 + 替代选择有限

本章（CPU）到此结束。我们从逻辑门和指令周期讲清楚了一颗 CPU 如何工作（Part I），又从一粒沙子开始，走过硅的提纯、晶圆制造、光刻刻蚀、封装测试，理解了半导体产业链为什么是全球科技竞争中最关键、最复杂、最不可替代的基础设施（Part II）。

Part I ：CPU 架构与工作原理 · 从逻辑门到指令周期，理解"计算"的本质
Part II：半导体产业链 · 从沙子到芯片，理解"算力"背后的工业基础

→ 下一章 GPU：从 CUDA Core 到 NVL72，理解"并行计算"的架构
→ 再下一章 AI Infra：从硬件到软件，理解 CUDA 生态、分布式训练与推理优化

参考资料：

锅盔Eureka：半导体行业研究系列【半导体行业研究1】别再只会说”卡脖子”了！17分钟带你入门半导体行业_哔哩哔哩_bilibili

Chris Mack, Fundamental Principles of Optical Lithography (光刻技术基础教材)

ASML 官网技术文档: EUV Lithography | ASML

SemiAnalysis（半导体产业深度分析）: semianalysis.com

TSMC 技术论坛（TSMC Technology Symposium）年度资料

Samsung Foundry Forum 技术文档

IC Insights / TrendForce 半导体市场数据

Lithography - an overview | ScienceDirect Topics